台积电2nm工艺良率提升6%

　　据最新消息，台积电将于2025年下半年开始使用其N2（2nm级）制造工艺大规模生产半导体，并且目前正全力以赴地完善这一技术，以降低可变性和缺陷密度，提高良率。

　　台积电的一名员工，自称Dr. Kim，透露：该团队已成功将测试芯片的良率提高了6%。这一提升不仅意味着台积电在2nm工艺上的技术实力得到了显著提升，更为公司客户节省了“数十亿美元”的成本。

　　然而，Dr. Kim并未透露这一良率提升是针对SRAM测试芯片还是逻辑测试芯片。鉴于台积电将于明年1月开始提供2nm技术的多项目晶圆服务，因此目前提高的可能是测试芯片的良率，而非最终将用于实际产品制造的芯片原型的良率。

　　台积电的N2工艺将采用全栅（GAA）纳米片晶体管，这是该公司首个使用该技术的制造工艺。相较于3nm FinFET晶体管，GAA纳米片晶体管不仅尺寸更小，而且通过提供改进的静电控制和减少泄漏，能够在不影响性能的情况下实现更小的高密度SRAM位单元。这一设计不仅增强了阈值电压调节，确保可靠的操作，还允许进一步小型化逻辑晶体管和SRAM单元。

　　据预测，使用N2工艺制造的芯片在相同晶体管数量和频率下，功耗将比N3E节点上制造的芯片降低25%30%；在相同晶体管数量和功率下，性能将提升10%15%；在保持与N3E上制造的半导体相同速度和功率的情况下，晶体管密度将提高15%。